شماره تلفن : 09307584802

خانه ژورنال دانشجویان ایران

Iranian Students Article House

LECTOR: روشی برای کاهش نشتی در مدارات CMOS

 

LECTOR: a technique for leakage reduction in CMOS circuits

DOI: https://doi.org/10.1109/TVLSI.2003.821547

Feb. 2004

 

Abstract
In CMOS circuits, the reduction of the threshold voltage due to voltage scaling leads to increase in subthreshold leakage current and hence static power dissipation. We propose a novel technique called LECTOR for designing CMOS gates which significantly cuts down the leakage current without increasing the dynamic power dissipation. In the proposed technique, we introduce two leakage control transistors (a p-type and a n-type) within the logic gate for which the gate terminal of each leakage control transistor (LCT) is controlled by the source of the other. In this arrangement, one of the LCTs is always “near its cutoff voltage” for any input combination. This increases the resistance of the path from V/sub dd/ to ground, leading to significant decrease in leakage currents. The gate-level netlist of the given circuit is first converted into a static CMOS complex gate implementation and then LCTs are introduced to obtain a leakage-controlled circuit. The significant feature of LECTOR is that it works effectively in both active and idle states of the circuit, resulting in better leakage reduction compared to other techniques. Further, the proposed technique overcomes the limitations posed by other existing methods for leakage reduction. Experimental results indicate an average leakage reduction of 79.4% for MCNC’91 benchmark circuits

Index Terms— Deep submicron, leakage power, power optimization, transistor stacking

 

 

LECTOR: روشی برای کاهش نشتی در مدارات CMOS

 

چکیده_ در مدارات سیموس،کاهش ولتاژ آستانه به دلیل مقیاس بندی ولتاژ،منتهی به جریان نشتی زیرآستانه و در نتیجه تلفات توان ایستا (استاتیک) می شود. در اینجا ما روشی تازه به نام LECTOR برای طراحی گیت های سیموس که به طور قابل توجهی جریان نشتی را بدون افزایش تلفات توان پویا (دینامیک) کاهش می دهد، ارایه می کنیم. در روش پیشنهاد شده ما،دو ترنزیستور کنترل نشتی (یکی نوع n و دیگری نوع p) در درون دروازه های منطقی که ترمینال گیت هر ترانزیستور کنترل نشتی (LCT) توسط منبع گیت دیگر کنترل می شود را معرفی می کنیم. در این آرایش،یکی از LCTها (منظور ترانزیستورهای کنترل نشتی) همیشه به ازای هر ترکیب ورودی،نزدیک به ولتاژ قطع می باشد. این مقاومت مسیر Vdd به گراند را کاهش داده،که این منجر به کاهش چشمگیر جریان نشتی می شود. نت لیست سطح-گیت مدار داده شده،نخست به یک پیاده سازی گیت پیچیده ی CMOS استاتیک تبدیل شده،و سپس LCTها به منظور دستیابی به یک مدار کنترل نشتی معرفی می شوند. ویژگی قابل توجه LECTOR این است که در هر دو حالت فعال و غیرفعال مدار،فعال می باشد که این منجر به کاهش نشتی بهتری نسبت به روش های دیگر می شود. همچنین،روش ارایه شده، دارای محدودیت های کمتری نسبت به دیگر روش های موجود برای کاهش نشتی دارد. نتایج تجربی نشان دهنده ی یک کاهش نشتی متوسط ۷۹٫۴ درصدی را برای مدارات محک(بنچ مارک) MCNC’۹۱ نشان می دهند.

۱ مقدمه
تلف توان موضوع مهمی در طراحی مدارات CMOS VLSI می باشد. مصرف توان زیاد،موجب کاهش عمر باطری در کاربردهای دارای باطری می شود و در قابلیت اطمینان، بسته ای سازی، و هزینه های خنک سازی تاثیر می گذارد. منابع اصلی تلفات توان این ها هستند: ۱) تلفات توان خازنی مبنی بر شارژ و تخلیه ی(دشارژ) خازن بار. ۲) جریان های اتصال کوتاه،بدلیل وجود یک مسیر رسانا میان منبع ولتاژ و گراند برای مدت کوتاهی در حین اینکه یک دروازه منطقی در حال عبور جریان از خود است؛ و ۳) جریان نشتی. جریان نشتی شامل جریان های دیود بایاس معکوس و جریان های زیرآستانه می باشد. اولی بخاطر شارژ ذخیره شده میان درین و بالک ترانزیستور فعال بوده و دومی به سبب پخش حامل(کریر) میان منبع و درین ترانزیستور خاموش می باشد.
تلفات توان اتصال کوتاه می تواند به ۱۰% تلفات توان کل،با طراحی مدار به گونه ای که دارای زمان های اج صعود/افت ورودی و خروجی یکسانی باشد [۱]. تلفات توان ناشی از فعالیت های سوییچینگ،عنصر غالب برای پردازش تکنولوژی با اندازه ی کلیدزنی(سوییچینگ) بیشتر از ۱ میکرومتر می باشد. با رشد بیشتر فرآیند، ناحیه ی زیر-میکرونی-عمیق، اندازه های ویژگی ترانزیستور کوچکتر شده،و بهمین سان ظرفیت های خازنی بارها کاهش می یابد. کاهش اندازه ی ویژگی،همچنین کاهش منبع ولتاژ را نیز در پی دارد. روش های مقیاس بندی ولتاژ،از وابستگی درجه دوم توان سوییچینگ ولتاژ منبع،برای ذخیره سازی توان پویا (دینامیک) بهره می گیرد. اگرچه، این تکنیک در عملکرد مدار دارای افزایش شدید تاخیر_همزمان با اینکه ولتاژ منبع به ولتاژ آستانه Vt وسیله نزدیک می شود_ همراه است [۲]. به منظور تسهیل مقیاس بندی ولتاژ بدون تاثیر گذاردن بر عملکرد،بایستی ولتاژ آستانه کاهش یابد. بطور کل،نسبت میان ولتاژ منبع و ولتاژ آُستانه باید حداقل ۵ باشد،طوری که عملکرد مدار CMOS تحت تاثیر قرار نگیرد [۳]. این همچنین منجر به کاهش بیشتر نویز شده و از اثرات hot-carrier در وسایل کانال-کوتاه جلوگیری می کند [۴].
مقیاس بندی ولتاژ آستانه Vt منجر به افزایش جریان نشتی زیر-آستانه می شود [۵]. ولتاژ منبع و گرایشات مقیاس بندی ولتاژ آستانه برای تکنولوژی های پردازش میکرو-پروسسور (ریز-پردازنده) اینتل در بخش [۶] مورد بحث قرار گرفته است. از شکل ۱ مشخص است که توان نشتی تنها ۰٫۰۱ درصد توان اکتیو در تکنولوژی های ۱ میکرومتری بوده،در حالی که این مقدار برای تکنولوژی های ۰٫۱ میکرومتری ۱۰ درصد توان اکتیو می باشد. یک افزایش توان نشتی ۵ برابری همزمان با اینکه پردازش تکنولوژی به نسل جدیدی پیشبرد پیدا می کند، وجود دارد. با طراحی این روند،پیداست که تلفات توان نشتی،در چند نسل با تلفات توان اکتیو برابر می شود. ازینرو،روش های کارآمد کاهش توان نشتی برای مدارات زیرمیکرون عمیق و نانومتر،بسیار حیاتی می شود.
در این مقاله،یک روش تازه برای کاهش توان نشتی به نام LECTOR (ترانزیستور کنترل نشتی) را برای طراحی مدارات CMOS ارایه می دهیم. بقیه ی مقاله بدین ترتیب است. بخش ۲ چکیده وار تحقیقات قبلی بر روی کاهش توان نشتی و محدوددیت های آنان را توضیح می دهد. بخش ۳ مدل های ترنزیستور بکار رفته برای تخمین توان نشتی را معرفی می کند.استراتژی طرح ما و یک روش برای کمینه کردن مخارج کلی ناحیه،به ترتیب در بخش ۴ و ۵ تشریح شده اند. نتایج در بخش ۶ داده شده است،به همراه نتیجه گیری در بخش ۷٫

۲ کارهای مرتبط
روش های زیادی برای کنترل توان نشتی نوشته شده اند. کار ارایه شده در [۷] از ویژگی وابستگی جریان نشتی به بردار ورودی به گیت،بهره می برد. با منطق کنترل افزایشی،زمانی که مدار غیرفعال است، به یک حالت آماده بکار با نشتی کم می رود،و زمانی که فعال می شود،دوباره به حالت اصلی خود بر می گردد. حالت فعالیت مجدد، باعث می شود که اطلاعات حالت اصلی،پیش از رفتن به حالت آماده بکار با نشتی کم،یادآوری شود. این نیازمند دریچه های مخصوص و در نتیجه افزایش ناحیه ی مدار به حداقل ۵ برابر می باشد [۸]. همچنین مدت زمانی که مدار در آن در حالت غیرفعال می ماند،بایستی به اندازه ای به درازا بیانجامد که توان پویای مصرف شده به منظور بردن مدار به حالت با نشتی کم و توان نشتی تلف شده در حالت آماده بکار،با هم کمتر از توان نشتی بدون استفاده ازین روش باشد.
روشی دیگر برای کنترل توان نشتی،گیتینگ توان است که با استفاده از قطع ولتاژ منبع وسیله،آن ها را خاموش می کند [۹] و [۱۰]. این روش از یک NMOS بزرگ و/یا PMOS (ترانزیستور sleep) در مسیر میان ولتاژ منبع و گراند،استفاده می کند. ترانزیستور sleep،با کمک سیگنال sleep زمانی که مدار فعال باشد روشن شده و زمانی که مدار در حالت غیر فعال است خاموش می باشد. این باعث ایجاد توان مجازی و ریل های گراند در مدار می شود. ازین رو،اثر مضر چشم گیری بر روی سرعت سوییچینگ (کلیدزنی) وقتی که مدار فعال است،خواهد داشت.مشخصه های ناحیه غیرفعال مدار و تولید سیگنال sleep،نیازمند سخت افزاری مجزا برای اینکه بتواند حالت مدار را بطور دقیق پیشبینی کند، می باشد. این سخت افزار مجزا -درحین عملکرد مدار، حتی زمانی که مدار در حالت غیرفعال است- توان مصرف می کند،تا بتواند بطور پیوسته حالت مدار را کنترل کرده و ترانزیستورهای sleep را نیز کنترل کند.
استفاده از تکنولوژی CMOS ولتاژ آستانه (MTCMOS) برای کنترل نشتی در [۱۱] و [۱۲] تشریح شده اند. ترانزیستورهای گیت ها در ولتاژ آستانه پایین هستند و گراند توسط یک ترانزیستور گیتینگ NMOS با ولتاژ آستانه بالا،به گیت متصل است. عملکرد منطقی (منظور لاجیکی) یک ترانزیستور گیتینگ،همانند عملکرد یک ترانزیستور sleep است. وجود مسیرهای هدایت معکوس،باعث کاهش تفاوت نویز شده یا در بدترین حالت می تواند منجر به شکست کامل گیت گردد [۴]. به علاوه، یک عملکرد نادرست بخاطر اینکه ترانزیستورهای با آستانه بالا،با همه ی مسیرهای جریان کلید زنی،بطور سری قرار می گیرند،وجود دارد. روش دیگر MTCMOS،روش Vt دوگانه است،که از ترانزیستورهای با دو ولتاژ آستانه ی متفاوت استفاده می کند. ترانزیستورهای با آستانه پایین برای گیت های در مسیرهای بحرانی بکار رفته،و ترانزیستورهای با آستانه ی بالا برای گیت هایی که در مسیر بحرانی نیستند،استفاده می شود [۴]، [۱۳]، [۱۴]. هم در روش MTCMOS و هم در روش Vt دوگانه،لایه های پوشش اضافی برای هر مقدار ولتاژ آستانه،به منظور ساخت هدفمند ترانزیستور بر طبق مقادیر ولتاژ آستانه تعیین شده آنها،مورد نیاز می باشد. این فرآیند ساخت را پیچیده می کند.
به علاوه این محدودیت ها،روش های مورد بحث در بالا، دارای تاخیر روشن شدن می باشند،که این بدان معناست که زمانی که زیربخش های غیرفعال مدار مجددا فعال می شوند،نمی توانند بلافاصله استفاده شوند،زیرا مقداری زمان برای اینکه زیر-مدارها به حالت عملکرد عادی خود برگردند،مورد نیاز می باشد. تاخیر گیتینگ توان،معمولن تنها چند سیکل است،و برای روش Vt دوگانه بسیار بیشتر است [۱۵]. همچنین،این روش ها در کنترل توان نشتی زمانی که مدار در حالت فعال است، موثر نمی باشند.
در [۱۶]،نویسنده ها از مفهوم پشته سازی اجباری برای کنترل نشتی استفاده کرده اند. Forced stacking یک ترانزیستور اضافی برای هر ورودی گیت هم در شبکه N و هم در شبکه P را معرفی می کند. این اطمینان حاصل می کند که هر دو ترانزیستور –بجای یکی از آنها برای ورودی-خاموش گیت- خاموش می باشد و ازین رو ذخیره سازی چشم گیری از جریان نشتی انجام می دهد. اگرچه نیاز های بارگذاری برای هر ورودی معرفی شده توسط پشته سازی اجباری، جریان تحریک گیت را بطور چشم گیری کاهش می دهد. این موجب اثر مضری بر سرعت مدار می شود.
در [۱۰]،امیزه ای از ترانزیستورsleep و اثرات پشته سازی برای کاهش توان نشتی استفاده شده است. این روش، یک بردار ورودی مدار را مشخص می کند که جریان نشتی آن مدار تا حد امکان پایین است. ترانزیستورهای کنترل شده سیگنال sleep ،از مسیر بحرانی دور قرار داده شده اند، و تنها یک ترانزیستور زمانی که بردار ورودی نشتی-پایین به مداراعمال می شود،خاموش می باشد. ازسن رو،این روش وابسته به بردار ورودی است. به علاوه، همانطور که این روش از ترانزیستورهای sleep استفاده می کند،نیاز به سخت افزار اضافی برای کنترل آنها نیاز دارد. این سخت افزار اضافی، هم در حالت فعال و هم در حالت غیر فعال، توان مصرف می کند.
در این مقاله،ما یک روش تازه برای کنترل نشتی در مدارات CMOS را ارایه می دهیم. روش پیشنهاد شده،از مشکلات روش های تشریح شده در بالا فارغ می باشد.

۳ مقدمات
در این بخش،ما خلاصه وار مدل های استفاده شده در این مقاله برای تخمین تلفات توان،برای MOSFETهای کانال-کوتاه را تشریح می کنیم. محاسبه ی جریان نشتی -به سبب رفتار شدیدن غیرخطی جریان درین وسیله، با توجه به ولتاژهای درین/منبع- مستقیم نمی باشد. ما از مدل تکنولوژی پیشگویانه IGFET کانال-کوتاه برکلی،برای تخمین تلفات توان نشتی،با استفاده از شبیه سازی HSPICE،استفاده کرده ایم [۵]. در مدل BSIM ولتاژ استانه به گونه ی زیر بیان می شود

 

دانلود مقاله انگلیسی و ترجمه کامل فارسی

 

 

من سامان نصیری نویسنده این مقاله هستم.

تاریخ انتشار: 11 سپتامبر 2020
8 بازدید

مطالب مرتبط

دیدگاه ها

مجوزها و نمادها


logo-samandehi

پل های ارتباطی با ما …

تبریز ، بخش مقصودیه ، خیابان ارتش جنوبی، کوچه شهید شهابی ، بن بست باغچه ، پلاک ۸۷ ، طبقه 4
تلفن تماس : 04135421108-09307584802
ایمیل : entofa@gmail.com


Unit4,No87,Baghcheh Alley,South Artesh ST,Azadi ave,MAGHSUDIYEH, Tabriz, Iran
کلیه حقوق این وب سایت محفوظ می باشد . طراحی و توسعه آلسن وب    All rights reserved © 2020 Entofa